DDR布线在PCB设计中占据举足轻重的地位，设计顺利的关键就是要保证系统有充裕的时序裕量。要保证系统的时序，线宽给定又是一个最重要的环节。我们来总结一下，DDR布线，线宽给定的基本原则是：地址，掌控/命令信号与时钟做到等宽。数据信号与DQS做到等宽。

为啥要做到等宽？大家不会说道是要让同组信号同时抵达接收端，好让接管芯片需要同时处置这些信号。那么，时钟信号和地址同时抵达接收端，波形的对应关系是什么样的呢？我们通过建模来看一下明确波形。创建如下地下通道，分别仿真DDR3的地址信号与时钟信号。

图1地址/时钟建模示意图为便利计算出来，我们假设DDR的时钟频率为500MHz，这样对应的地址信号的速率就应当是500Mbps，这里大家应当明白，虽然DDR是双倍速率，但对于地址/掌控信号来说，仍然是单倍速率的。下面来想到波形，在地址与时钟几乎二分的情况下，地址与数据端的接管波形如下图2，红色代表地址信号，绿色代表时钟信号。

图2时钟信号与地址信号波形上面的波形我们或许没什么时钟与地址之间的时序关系是什么样的，我们把它放到一个眼图中，时序关系就很具体了。这里粗略的计算出来下创建时间与维持时间。如下图图3时钟信号与地址信号波形由上图3.我们可以告诉，该地址信号的创建时间约为891ps，维持时间为881ps。

这是在时钟与地址信号几乎等宽情况下的波形。如果地址与时钟平均宽，信号又是什么样的呢？建模中，我们让地址线比时钟线快200ps，获得的与眼图如下：图4时钟信号与地址信号波形由上图由此可知，在地址信号比时钟信号宽的情况下，维持时间为684ps，创建越为1.1ns。

可见，相对于地址线与时钟线等宽来说，地址线比时钟线长不会使地址信号的创建时间更加较短。同理，如果时钟线比地址线宽，则创建时间不会变大，而维持时间不会变长。那么双倍速率的数据信号又是怎样的？下面通过明确的建模实例来看一下。

图5DQ与DQS建模转身建模地下通道如上图右图，驱动末端和接收端为某芯片公司的IBIS模型，建模波形如下：图6DQ与DQS建模波形我们将DQS和DQ信号同时分解眼图，在一个窗口下观测，结果如下：图7DQ与DQS眼图如上图右图，大家有可能找到了，如果按照完整对应关系，数据信号的边沿和时钟信号的边沿是偏移的，如果是这样，时钟信号怎样已完成对数据信号的取样呢？实质上并不是这样的。以上建模只是非常简单的将两波形放到了一起，因为DQ和DQS的传输地下通道长度是一样的，所以他们的边沿是偏移的。

实际工作的时候，主控芯片不会有一个调节机制。一般数据信号不会比DQS提早四分之一周期被释放出，实质上，在颗粒末端接管到的波形对应关系应当是这样的：图8旋转后的眼图通过主控芯片的调节之后，DQS的边沿就和DQ信号位的中心偏移了，这样就能保证数据在传输到接收端有充足的创建时间与维持时间。和上面分析时钟与地址信号一样，如果DQ与DQS之间二分做到的很差，DQS的时钟边沿就会维持在DQ的中间方位，这样创建时间或者维持时间的裕量就不会变大。

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